RA

• nur ein Register für arithmetische/logische Operationen

• übrige Operanden im Speicher

• Speicher - Register Operationen

• Register - Register Operationen

• Speicher - Speicher Operationen

• keine frei adressierbaren Register, nur ein Stack

• Operationen passieren mit der obersten Stackposition

• kurze Instruktionen

• Operanden müssen sich im Hauptspeicher befinden

• Operanden sind Adressen des Hauptspeichers

• keine Register

• frei adressierbare Register

• Instruktionen verwenden ausschließlich Register als Operanden

• auch load-store Maschine genannt

Spaß haha zieh ab

Tschüß Schepers keiner will dich sehen

• besteht aus Prozessor, Speicher und Ein/Ausgabe

• Speicher enthält Daten und Instruktionen

• Prozessor besteht aus Rechenwerk und Steuerwerk

  -> Spezielles Register, Program Counter (PC, Befehlszähler), beinhaltet Speicheradresse der auszuführenden Instruktion

  -> zusätzliche Register im Rechenwerk (schnellere Rechenoperationen als mit Operanden im Speicher)

Klassische Sichtweise:

• Ein- und Ausgabe

• Speicher

• Rechenwerk und Steuerwerk (Prozessor)

Moderne Sichtweise:

• Ein- und Ausgabe

• Speicher

• Datenpfad und Kontroller

• drei Operanden

• hinteren beiden Operanden sind Quellregister

• erster Operand ist Zielregister

• nur Register als Operanden

Die MIPS Architektur hat 32 allgemeine Register, die 32 Bit breit sind.

• R-Typ (Register-Format) -> wird für arithmetische und logische Instruktionen verwendet.

• I-Typ (Immediate-Format) -> wird für immediate-Versionen (Konstanten) der arithmetische und logischen Instruktionen, für Datentransferinstruktionen und für Verzweigungsinstruktionen verwendet.

• J-Typ (Jump-Format) -> wird für unbedingte Sprünge verwendet.

  
  

-> Der immediate-Wert ist eine 16-Bit vorzeichenbehaftete Zahl im 2er-Komplement.

-> Der target-Wert ist eine 26-Bit Zahl, die als Wortadresse interpretiert wird.

• T_exe: Prozessorausführungszeit für ein Programm

• I_c: instruction count -> Anzahl der Maschineninstruktionen, die bei der Programmausführung abgearbeitet werden

• CPI: cycles per instruction -> Durchschnittliche Anzahl der benötigten Taktzyklen pro Instruktion

• T: Taktperiode -> Taktfrequenz f = 1/T

• CPI_i: CPI-Wert der Instruktionsklasse i

• F_i: relative Häufigkeit der Instruktionsklasse i im asugeführten Programm

Die Taktperiode muss mindestens so groß sein wie die maximale Summe aller kombinatorischen Verzögerungszeiten zwischen zwei Registerstufen.

• Jede Instruktion erfolgt innerhalb eines Taktzyklusses

• Jede Komponente des Datenpfades kann während eines Instruktionszyklus maximal einmal verwendet werden -> Getrennte Speicher für Instruktionen und Daten

• Damit alle Instruktionsklassen die gleichen Datenpfadelemente nutzen können, benötigt man mehrere Multiplexer

Vorteile:

• einfache Implementierung

• einfacher Kontrollerentwurf

• CPI-Wert von 1

Nachteile:

• Instruktionen benötigen unterschiedliche Datenpfadelemente und daher unterschiedliche kombinatorische Gesamtverzögerungen

  -> Taktperiode T muss so groß wie das Maximum aller Verzögerungen sein

• Instruktionsabarbeitung wird in mehrere Schritte aufgeteilt

• Jeder Schritt benötigt dabei einen Taktzyklus

• Je nach Instruktion ist eine verschiedene Anzahl an Schritten notwendig

Vorteile:

• Kürzere Taktperiode T als bei der Einzyklenimplementierung

• Datenpfadelemente können mehrmals in einem Instruktionszyklus verwendet werden -> Reduktion der Hardware beispielsweise ist nur ein Speicher nötig

Nachteile:

• Register zur Speicherung der Signale zwischen den Taktschritten nötig

• komplexerer Kontroller

mit k Pipelinestufen und n Instruktionen

Mittlere Zugriffszeit (MZZ, average access time) = hit-time + miss-rate * miss - penalty

• hit-time: Zeit die benötigt wird bei einem erfolgreichen Zugriff auf Speicher in einer Ebene -> beinhaltet Zeit zum Feststellen des hits und die Zeit für den Datenzugriff

• miss-rate: Anteil der Speicherzugriffe, die nicht erfolgreich sind -> miss-rate = 1 - hit-rate

• miss-penalty(Miss-Strafe): Zeit für das Bereitstellen der Daten aus der unteren Ebene

-> Der Performanceverlust durch memory stalls schlägt sich in einem größeren CPI-Wert nieder

• Der Speicher wird mit Byteadressen adressiert

• MIPS verwendet die “Big-Endian” Konvention -> Wort wird mit der Adresse seines höchstwertigsten Bytes adressiert

• load word: lw target, source -> lw $t0, 32($s3) # $t0 = Memory[$s3+32]

• store word: sw source, target -> sw $t0, 48($s3) # Memory[$s3+48] = $t0

Alle MIPS Instruktionen sind 32 Bit lang

• Basisadressierung

• PC-relative Adressierung

• Pseudodirekte Adressierung

CISC (complex instruction set computer):

• variable Instruktionslänge

• Register/Speicher Operationen

• viele, komplexe Adressierungsarten

• viele Varianten von Instruktionen

RISC (reduced instruction set computer):

• feste Instruktionslänge

• load/store Architektur

• wenige Adressierungsarten

• wenige Instruktionen

• Durch die Ausführugnszeit (execution time, [s]) eines Programms

• Durch den Durchsatz (throughput, [s^-1]), sprich der Anzahl an Programmen pro Zeiteinheit

Durch Pipelining wird der Instruktionsdurchsatz erhöht, nicht aber die Ausführungszeit einer Instruktion verkürzt.

structural hazards (strukturelle Konflikte):

• Hardware unterstützt das Pipelining bestimmter Instruktionskombinationen nicht, beispielsweise bei gleichzeitigem Zugriff auf Daten

  -> getrennte Speicher für Programme und Daten und getrennte Busse (Harvard - Architektur)

  -> Cache splitting in Instruktions- und Datencache

  -> Schreiben und Lesen des Registerfiles in einem Taktzyklus

  -> sonst muss Pipeline angehalten werden (pipeline stall)

data hazards (Datenkonflikte):

• Eine Instruktion wartet auf das Ergebnis einer vorhergegangenen Instruktion

• auch RAW- (read after write) Abhängigkeit genannt

  -> Registerfile mit Halbtaktzugriff

  -> pipeline stall durch Einfügen von Leeroperationen (Bubbles) -> Performanceverlust

  -> Daten früher bereitstellen (Forwarding/Bypassing)

  -> Umordnen der Instruktionen durch optimierte Compiler beispielsweise

control hazards (Steuerkonflikte):

• treten bei Verzweigungen und Sprüngen auf

• Ergebnis einer Sprunginstruktion ist noch nicht bekannt, während nächste Instruktionen ausgeführt werden sollen

  -> pipeline freeze (Anhalten der Pipeline)

  -> branch delay slots (Nutzen der Sprungverzögerung, auf Verzweigungsinstruktion folgen eine Reihe von Instruktionen, die unabhängig vom Ergebnis des Sprungs sind)

  -> static branch prediction (statische Sprungvorhersage, es wird angenommen dass nie verzweigt wird, was im korrekten Fall zu keinem branch penalty und im falschen Fall zu einem branch Penalty von ein paar Taktzyklen führt, siehe z.B. ATMega und MIPS)

  -> dynamic branch prediction (dynamische Sprungvorhersage, es werden vergangene Sprungentscheidungen gemerkt (branch taken oder branch not token), branch prediction buffer speichert die Vergangenheit der Sprunginstruktionen und branch target buffer speichert die zuletzt berechneten Zieladressen der Sprünge)

• Ein Bus ist eine von mehreren Einheiten gemeinsam genutzte Kommunikationsverbindung

• Vorteile:

  • geringer Hardwareaufand und Kosten

  • leichte Einbindung neuer Komponenten

  • “broadcast” leicht umsetzbar (Ein Teilnehmer schreibt auf den Bus und alle anderen Teilnehmer lesen die Daten)

• Nachteile:

  • Bus kann zum bottleneck werden, da nur eine Kommunikation zu einem Zeitpunkt stattfinden kann

  • bei Ausfall des Busses funktioniert die Kommunikation unter allen Teilnehmern nicht mehr

• Datenrate [MB/s], auch als Bandbreite bezeichnet

• Latenz [s], Zeit von der Anforderung bis zur Übertragung der Daten

Prozessor-Speicher Busse:

• geringe Länge, hohe Datenrate (Speicherbandbreite)

IO Busse:

• längere Verbindungen, geringere Datenraten

• viele Geräte mit unterschiedlichen Datenraten/Latenzen anschließbar

• z.B. USB, FireWire

Backplane Busse:

• verbinden unterschiedliche Komponenten (Prozessoren, Speicher, IO-Einheiten)

• langsam, geringe Systemkosten

• z.B. VME, PCIE

1. Master reserviert den Bus

2. Master sendet Anforderung (request) an die adressierte Einheit

3. Slave antwortet (acknowledge) auf die Anfrage

4. Master und Slave senden und empfangen Daten

5. Master gibt den Buus frei

• synchron oder asynchron

• Anzahl der Busmaster

• Busbreite (Anzahl der Bits die parallel übertragen werden, Übertragung auf seperaten Leitungen oder auf denselben gemultiplext)

• Blockgrösse (Anzahl Wörter)

• Übertragungsart (eine Transaktion oder mehrere -> split transaction)

Asynchrone Übertragung:

• kein gemeinsamer Takt

  -> Einheiten können unterschiedlich schnell sein

  -> aufwendigere Bussteuerungen mit “Handshake-Signalen” (Acknowledges), langsamer als synchrone Übertragung

Synchrone Übertragung:

• alle Einheiten arbeiten mit dem gleichen Takt

  -> leichte Implementierung, wenig Hardware und schnelle Übertragung

  -> gleicher Takt ist ungünstig bei stark unterschiedlichen Datenraten

  -> Taktverschiebung (clock skew) beschränkt eine schnelle Übertragung auf kurzen Entfernungen

  -> Prozessor-Speicher Busse sind meist sind meist synchrone Busse

Wenn es mehrere Master auf einem Bus gibt muss der Bus arbitriert werden

-> Master muss den Bus anfordern und warten bis dieser frei ist

-> Nach der Übertragung muss der Bus wieder freigegeben werden

• zentrale Arbitrierung

• Daisy-Chain Arbitrierung

• verteilte Arbitrierung

• Der DMA (direct memory access) ist ein controller der Daten zwischen Speicher und IO-Einheiten austauscht

• entlastet Prozessor indem er Busmaster wird und Datenblöcke überträgt

• erhält von Prozessor Start- und Zieladresse und die Anzahl der zu übertragenden Wörter

• DMA controller übernimmt Bus und generiert Adressen und Steursingale für den Speicher und die IO-Einheit

• Anschließend generiert der DMA controller einen Interrupt

• Zeitliche Lokalität sagt aus, dass bei einem Zugriff auf eine Adresse, diese Adresse bald weider verwendet wird

• Räumliche Lokalität meint, dass bei einem Zugriff auf eine Adresse auf in der Nähe liegende Adressen ebenfalls bald zugegriffen wird

-> Durch Lokalitäten ist es möglich Speicehr hierarchisch aufzubauen

• jeder Speicherblock kann nur an einer Stelle im Cache stehen

• Cacheblockadresse (Index) = Speicherblockadresse mod (Anzahl Cacheblöcke)

Da der Index nicht eindeutig einer Speicheradresse zugeordnet werden kann, verwendet man die restlichen Bits der Speicheradresse als Tag, der im Cache mit der Adresse abgelegt wird. Durch Vergleich der Tags lässt sich sagen, ob sich die gesuchten Daten im Cache befinden.

Am Anfang und nach jedem Leeren des Cache erhält dieser keine gültigen Daten. Wenn der Cacheeintrag gültig ist erhält dieser ein Valid Bit (Gültigkeitsbit).

• Der assoziative Cache besitzt für jeden Cacheindex k Einträge (Blöcke)

• Die Menge an Blöcken nennt man Satz (set)

• Der Index der Speicheradresse selektiert den Satz, der Tag der Speicheradresse wird parallel mit allen k Tags der Cacheblöcke in diesem Satz verglichen (k parallel arbeitende Caches)

• bei p Cacheblöcken:

  • k = 1: Cache mit direkter Abbildung

  • k > 1: k-fach satzassoziativer Cache (k-way set associative cache)

  • k = p: voll assoziativer Cache (fully associative cache)

• zufällige Auswahl

• LRU (least recently used): der am längsten nicht genutzte Block

Ein cache miss führt dazu, dass der cache controller die Daten aus dem Speicher holen muss, wobei der Prozessor angehalten werden muss. Dieses Phänomen wird als memory stall bezeichnet.

Durchgängiges Schreiben (write-through):

• gleichzeitiges Schreiben eines Wortes in den Cache und den Hauptspeicehr -> ständige Konsistenz der beiden Speicher

• write-miss führt meist zu laden des Blocks in den Cache, woraufhin dann das Wort gleichzeitig in den Cache und in den Hauptspeicher geschrieben wird

• Verwendung eines Pufferspeichers (write-buffer) um die lange Schreibezeit vom Prozessor auf den Hauptspeicher zu umgehen

Zurückkopieren (write-back):

• Schreiben erfolgt lediglich auf den Cache -> Inkosistenz zwischen Cache und Hauptspeicher

• Erst wenn Cacheblock ersetzt werden muss wird der Block in den Hauptspeicher geschrieben

  -> Cacheblöcke erhalten ein dirty bit das bei jedem Schreibzugriff auf den Block im Cache gesetzt wird und das signalisiert ob der Block beim Ersetzen zurückkopiert werden muss in den Hauptspeicher

• Reduktion der miss-rate:

  • Cacheorganisation: größere Blöcke, größere Caches, höhere Assoziativität

  • Compileroptimierungen: Organisation der Instruktionen, Reduzierung der instruction misses

• Reduktion der miss-penalty:

  • Multi-level cache: 1st level cache optimiert auf hit-time, 2nd level cache optimiert auf miss-rate

  • victim cache: zusätzlicher cache, der zuvor ersetzte Cacheblöcke (“victims”) speichert

• Reduktion der miss-penalty und der miss-rate:

  • Blöcke auf Verdacht in Register, Caches oder prefetch-buffer laden

    ->Hardware Prefetching: Prefetching von Instruktionen und Daten

    ->Software Prefetching: der Compiler fügt spezielle prefetch-Instruktionen ein